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3D技術的發展對內存卡工廠來說要是一個新的飛躍

更新時間:2016-07-09 點擊次數:字號:T|T

3D技術的興起使得搜河南22选5可以把存儲容量做的更大,芯片的成本降低,對于未來的發展又是一重大飛躍,目前三星公司已經開始量產其48層(即單NAND內48層單元,屬于第三代升級技術)3D V-NAND芯片,預計其將被用于SSD T3(mSATA接口加850 EVO V2)、NVMe SSD(PM971-NVMe)以及企業級SSD(PM1633a)等SSD產品。在各設備當中,將包含大量48層3D V-NAND存儲芯片且通過引線鍵合技術實現彼此堆疊。三星公司在48層3D V-NAND芯片中集成了512 GB存儲單元,意味著每個NAND芯片為32 GB容量(256 Gb)。三星的32層(第二代方案)3D V-NAND芯片則為10.67 GB容量(85.33 Gb)。因此,第二代與第三代3D V-NAND設備之間到底存在哪些差別?是否單純只是將單元層數由32提升到48?

對此,我們對兩款設備進行深入剖析,著眼于單元架構、材質、布局以及封裝等角度。下面來看分析結論:

SD卡芯片存儲密度與SD卡的芯片平面圖

圖一所示為16 48層3D V-NAND芯片,MCP(即多芯片封裝)內包含雙F-Chips。48層的裸片效率顯然更高。32層3D V-NAND芯片面積為84.3平方毫米,而48層3D V-NAND芯片則為99.8平方毫米,意味著其長度較上代方案提升17.3%(如圖二所示)。每單元芯片存儲密度則提升至2.57 Gb每平方毫米。而目前最頂級的高密度2D平面NAND設備為東芝的15納米TLC NAND,具體水平為1.28 Gb每平方毫米。二者之間的最大差異在于:1)平面(NAND存儲陣列)區,2)位線開關與頁緩沖區,3)邏輯與外圍區以及4)加入F-Chips。每塊芯片分為兩層。NAND存儲陣列區由原本的48.9平方毫米增加至68.7平方毫米,提升為40.3%。而位線開關電路則與32層方案保持一致,不過頁面緩沖區則縮小了20%。邏輯與外圍電路面積減少34.8%?;謊災?,三星方面大幅削減了頁緩沖與周邊區面積,從而使其在存儲密度與芯片效率方面得到提升。另外,16層堆疊設計中的芯片厚度也由132微米降低至36微米。

圖一,三星48層3D V-NAND設備,采用16層垂直堆疊NAND芯片與雙F-Chips,拆機圖片。

圖二,32層與48層3D V-NAND對比。

F-Chip閃亮登場

三星公司在去年的ISSCC2015大會上首公宣布將F-Chip嵌入至其NAND閃存封裝當中。總體來講,SSD硬件架構是由存儲控制器、NAND閃存與DRAM所共同構成。

F-Chip負責在存儲控制器之間的I/O總線上實現點對點拓撲,另外F-Chip還會對通道內的不必要反射進行緩沖。另外,F-Chip在其與NAND設備之間建立了兩套內部I/O總線,從而降低F-Chip到NAND接口的容量負載。另外,其支持再定時模式,旨在從存儲控制器中將I/O信號傳輸至NAND設備。

再有,F-Chip亦改善了NAND設備與異步接口中出現的時序容限所引發的定時不穩狀況。單一F-Chip接入八塊V-NAND芯片,意味著雙F-Chips可嵌入至16芯片封裝內。圖三所示為從MCP中分離出來的F-Chip,其中包含ROM、DC發電、CMD譯碼器、數據路徑、TX/RX以及引線接合盤等電路元件。F-Chip芯片面積為0.057平方毫米。

圖三,從三星48層3D V-NAND MCP中拆分出來的F-Chip芯片。

存儲單元陣列結構與架構

相較于第二代32層3D V-NAND,第三代48層3D V-NAND單元結構擁有更高單元門數量,這意味著進程整合所帶來的要求與控制性將更具挑戰。硅通孔與CSL(即公共源線)溝槽蝕刻工藝的長寬比約為33比26,高于32層3D V-NAND設備。另外其采用基于鋁質材料的高k介質電阻擋層以及CTF(電荷捕獲閃存存儲)或者CTL(電荷捕獲層)。

選擇晶體管則包括SSL(串選擇線)與GSL(接地選擇線),擬柵極與位線帶設計與上代方案保持一致,不過SEG(硅外延延伸)高度則得以削減。32層3D V-NAND設備擁有三金屬層,而48層3D V-NAND則擁有四金屬層。額外的這一金屬層(通常被稱為M0)被添加至CSL/MC層上,這可能是為了進一步提升單元設計效率。

成本考量:1y納米2D與48層3D V-NAND

對于16納米或15納米的1y級別MLC/TLC NAND設備,其制程整合在存儲單元陣列與周邊區域之上,包括阱/活動/隔離(SA-STI,自對準STI)形式;單元FG/CG與外圍門形式;以及接觸與互連(金屬與通孔)形式。當然,DPT(雙圖案化技術)或者QPT(四圖案化技術)等圖案化方案以及氣隙制程實現活動、字線與位線模式的作法也存在于2D平面NAND產品的制造流程當中。對于1y納米級別的2D平面NAND設備,NAND制造商往往會使用40到45個掩模層,意味著其需要40到45次光刻步驟才能將設備集成在硅晶圓之上。

另一方面,32層3D V-NAND設備則采用垂直硅通孔技術(簡稱CHT)與20納米位線半間距(配合DPT),意味著其需要50層掩模以反復調整具體圖案,從而保證存儲陣列周邊位置的通孔能夠使各層確切連接。盡管48層3D V-NAND的存儲單元結構/材質與單元設計同32層3D V-NAND一樣,但更高的門堆疊數量與蝕刻步驟會給吞吐量、良品率及產量控制帶來難題。隨著各大主流NAND廠商積極投入于48層、64層、96層甚至是128層3D NAND產品制造并持續提升產量,相信NAND存儲方案的使用成本將通過3D NAND架構的規模擴展而不斷降低。

未來NAND閃存存儲技術

相信未來幾年中,2D設備將與3D NAND并行存在。然而,2D NAND的制程工藝已經基本達到了極限,且三星、東芝、SanDisk、美光、英特爾以及SK-海力士等主流廠商都開始探索利用通孔機制將多層NAND構成3D形式。一旦可堆疊的單元門數量進一步提升,則有望帶來更高存儲密度、更強性能、更理想的可靠性以及更低功率水平。截至目前,三星32層與48層3D V-NAND產品與美光/英特爾32層3D NAND產品已經正式投放商業市場。

東芝、SanDisk與SK-海力士的3D NAND設備尚未全面發布,意味著其在邁入3D NAND主流廠商的道路上顯得有些遲鈍。三星公司的頂級32層與48層3D V-NAND設備基于電荷捕捉閃存(簡稱CTF)存儲架構(或者電荷捕捉層,簡稱CTL),配備有高k介質阻擋層與金屬門。CTL屬于非導電層,采用氮化物等材質充當絕緣體,并配合其它存儲單元功能以降低單元之間的干擾,從而控制錯誤數量并提升可靠性。由于 3D V-NAND單元對單元間干擾并不敏感,因此能夠顯著提升數據寫入速度,從而帶來更理想的性能。其制程步驟數量已經大大降低,且功耗水平也因此得到有效控制。48層3D NAND在使用成本曲線上較32層方案更接近2D閃存。而未來幾年內可能陸續推出的64層、96層甚至是128層3D NAND則可能受到多晶硅溝槽遷移率、光蝕刻加工能力以及良品率/產量控制等因素的影響而導致產能不高。

那么現在讓我們回歸最初的疑問:三星48層3D V-NAND是否只是對32層方案的單純垂直擴展?答案是否定的。除了垂直擴展,新一代技術還提升了單元性能效率,嵌入F-Chip并將邏輯與周邊區面積降低30%以上,同時添加新的金屬層以提升芯片效率。很明顯,3D V-NAND已經開始全面迎來成熟期。
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